1. Verilog 모듈
ㅇ Verilog HDL에서 기본 설계 단위
* 설계 중 여러 번 재사용 (인스턴스화)될 수 있는, 논리 회로 집단
. 다른 설계자가 만들어 놓은 것도 사용 가능
* 결국, 모듈들이 모여서 (서로 연결되고 계층화되어서), 복잡한 설계 결과물이 됨
* 모듈 例) 레지스터,디코더,멀티플렉서 등
. 이들 모듈들을 데이터패스,제어신호를 이용하여 서로 연결함으로써 디지털시스템을 완성함
ㅇ 모듈 : module ~ endmodule
2. Verilog 모듈 문법
ㅇ 구조
- module 모듈 이름 (포트 목록); : 모듈 선언의 시작 (선언부)
. (몸체부)
- endmodule : 모듈 선언의 종료
ㅇ 구성
- 선언부 : 포트,파라미터,레지스터 등 선언
. 포트 목록 (port list) : 모듈과 그 외부 간의 인터페이스 역할을 하는 포트들
. 포트 모드 (port mode) : 포트의 방향 (입력 input, 출력 output, 양방향 inout)
. 포트 버스 폭
- 몸체부 : 기능, 동작, 구조를 기술함
. 구조적 기술 방법
.. 게이트 수준 기술 (Gate level)
. 기능적 기술 방법
.. 데이터흐름 기술 (Dataflow)
.. 동작적 기술 (Behavioral) : assign, always, initial
ㅇ 특징
- 한 모듈이 다른 모듈을 포함토록 계층적 구성이 가능
- 통상, 각 모듈이 하나의 파일이며, 파일명이 모듈명과 같으며, 파일확장자는 `.v`임
ㅇ 테스트 벤치 : 설계된 회로를 시뮬레이션하기 위한 모듈
1.
2.
3.